ADI时钟： 优化和支持JESD204B接口
| 网友 |
问题 |
日期 |
| 【问】szyouer |
支持确定延迟和谐波帧时钟吗? |
2016-01-19 10:28:51 |
| 【答】 |
这个问题暂时没有人回答呦！ |
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| 【问】天师猫神 |
ad9531性能上有什么优势吗? |
2016-01-19 10:28:39 |
| 【答】 |
AD9531的3个PLL针对3种不个不同的应用，性能上也略有差异。 PLL1针对CPRI时钟产生而优化 0.21 ps rms抖动（12 kHz至20 MHz）整数n分频模式 0.46 ps rms抖动（12 kHz至20 MHz）小数n分频模式 频率范围：9.5至260 MHz CMOS 频率范围：310 kHz至400 MHz HSTL PLL2输入：差分/单端/晶振针对以太网时钟而优化 抖动0.34 ps rms PLL3输入：差分/晶振CPU时钟9.5至100 MHz 1.80 |
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| 【问】texell |
实际测试稳定不 |
2016-01-19 10:28:27 |
| 【答】 |
稳定 |
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| 【问】szyouer |
JESD204B提供最大通道速率是多少 Gbps? |
2016-01-19 10:28:13 |
| 【答】 |
12.5Gbps |
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| 【问】天师猫神 |
ad9528主频是多少? |
2016-01-19 10:27:43 |
| 【答】 |
VCO频率范围为3.45GHz~4.025GHz |
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| 【问】texell |
AD9528可以支持到最大1.25GHz时钟输出,有这么高的吗 |
2016-01-19 10:27:35 |
| 【答】 |
AD9528有2路支持最高1.25GHz输出 |
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| 【问】weijinke |
不知道这个芯片价格如何？有优势吗？ |
2016-01-19 10:27:03 |
| 【答】 |
具体价格可以与我们的代理商联系：http://www.analog.com/cn/about-adi/landing-pages/002/sales-and-distributors.html |
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| 【问】tarzar |
ADI收购了hittite，在片上集成PLL+VCO方面应该有所突破了吧 |
2016-01-19 10:26:44 |
| 【答】 |
这个问题暂时没有人回答呦！ |
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| 【问】jobs |
这种高速的ADC芯片 对于VCO的选型有什么要求啊？ |
2016-01-19 10:26:40 |
| 【答】 |
AD9528和HMC7044都在芯片内部集成了VCO，不需要额外选VCO芯片 |
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| 【问】sydfeng |
AD9531内置三个PLL时钟，其三个时钟不会不相互干扰？? |
2016-01-19 10:26:39 |
| 【答】 |
通过AD9531给出的噪声系数可以看到，我们已设法使这些时钟域保持相当低的噪声水平。 |
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| 【问】Hakia |
ad9525支持分数分频吗 |
2016-01-19 10:26:33 |
| 【答】 |
不支持，可以通过参考输入分频和输出频率来实现一些有限的分数频率变换 |
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| 【问】lvmei |
这是串行接口吗 |
2016-01-19 10:26:17 |
| 【答】 |
是的 |
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| 【问】sjsz |
现在行业内ADC的最高采样时钟频率能达到什么水平? |
2016-01-19 10:26:08 |
| 【答】 |
这个问题暂时没有人回答呦！ |
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| 【问】小菊 |
会后怎么联系厂家？ |
2016-01-19 10:25:47 |
| 【答】 |
可以拨打技术支持热线：4006 100 006 china.support@analog.com |
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| 【问】szyouer |
如何才能充分利用体现 JESD204B 通过现有 LVDS 和 CMOS 接口提供的优势? |
2016-01-19 10:25:31 |
| 【答】 |
JESD204B、LVDS、CMSO都是Convert和FPGA之间的接口，并不会影响模拟前端的性能 |
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