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| 网友 | 问题 | 日期 |
|---|---|---|
| 【问】我是紫琼儿 | 没用过，想学习一下 | 2014-03-24 17:11:34 |
| 【答】 | 这个问题暂时没有人回答呦！ | |
| 【问】liuyaoh | 有一点verilog的基础，来强化学习一下 | 2014-03-14 22:23:41 |
| 【答】 | 这个问题暂时没有人回答呦！ | |
| 【问】xiaoping832538 | 不知道怎么入手 | 2014-03-11 12:44:30 |
| 【答】 | 这个问题暂时没有人回答呦！ | |
| 【问】toyzz | 老师，到底是if语句好还是case语句好 | 2014-03-06 17:35:48 |
| 【答】 | 这个问题暂时没有人回答呦！ | |
| 【问】大米周822 | Verilog HDL才刚刚开这个课程，发现这种语言有的符号竟然有多种意思，他为什么不多搞一些符号使每个符号都可以一一对应呢？？？ | 2014-03-06 17:10:07 |
| 【答】 | 这个问题暂时没有人回答呦！ | |
| 【问】zcgeek | 希望可以结合实例，以项目式讲解 | 2014-03-06 17:05:27 |
| 【答】 | 这个问题暂时没有人回答呦！ | |
| 【问】mengyun2801 | 以前自己学过ALTERA的FPGA，过来强化一下~~~ | 2014-03-04 15:46:36 |
| 【答】 | 这个问题暂时没有人回答呦！ |