ADI时钟： 优化和支持JESD204B接口
| 网友 |
问题 |
日期 |
| 【问】mzlr |
时钟频率的漂移指标? |
2016-01-19 10:59:09 |
| 【答】 |
时钟芯片的漂移跟PLL的带宽是有关系的，通常10Hz以下才会重点考虑漂移 |
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| 【问】dwdsp |
时钟线上还需要加电阻匹配吗? |
2016-01-19 10:56:03 |
| 【答】 |
不一定，要根据输入输出的电平格式来具体分析 |
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| 【问】bbanianj |
HMC7044的每路输出可以随意进行编程设定?有没有限制?谢谢. |
2016-01-19 10:54:45 |
| 【答】 |
输出是VCO输出分频后得到，因此，VCO工作频率是所有输出的的公倍数 |
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| 【问】jwdxu2009 |
如何申请免费试用 |
2016-01-19 10:54:13 |
| 【答】 |
与代理商联系：http://www.analog.com/cn/about-adi/landing-pages/002/sales-and-distributors.html |
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| 【问】ezcui |
上电能否自动同步所有输出? |
2016-01-19 10:53:09 |
| 【答】 |
可以在配置为参考锁定后同步所有输出 |
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| 【问】szyouer |
哪些转换器特性可用于延长系统中的JESD204B链路? |
2016-01-19 10:51:09 |
| 【答】 |
输入均衡、输出预加重等性能可以延长SerDes链路 |
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| 【问】mengyun2801 |
应用到工业领域的话,能否满足温度参数? |
2016-01-19 10:49:11 |
| 【答】 |
可以 |
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| 【问】liu12715 |
ad9528的寄生频率如何抑制？我用频谱仪测试的时候为什么偶尔会在主频旁边出现一个衰减7~8db的寄生频率?有时候还没有 |
2016-01-19 10:49:09 |
| 【答】 |
要考虑串扰、电源等方面的影响，可以在设计时优化，例如不同频点的输出使用不同的Group |
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| 【问】jinlai |
JESD204标准解析,为什么我们要重视它? - |
2016-01-19 10:46:27 |
| 【答】 |
这个问题暂时没有人回答呦！ |
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| 【问】lvmei |
这个接口现在用的多吗 |
2016-01-19 10:44:30 |
| 【答】 |
这个问题暂时没有人回答呦！ |
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| 【问】AK47online |
基站应用中有许多串行JESD204B数据转换器通道需要将其数据帧与FPGA对齐。HMC7044怎么帧对齐？ |
2016-01-19 10:43:14 |
| 【答】 |
通过sysref信号，可以参考204B标准和相关文档描述 |
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| 【问】ezcui |
这两款能否简单地直接代换? |
2016-01-19 10:43:10 |
| 【答】 |
不能，不是管脚兼容的 |
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| 【问】szyouer |
决定JESD204B接口上的FPGA收发器线路速率因素有哪些? |
2016-01-19 10:42:52 |
| 【答】 |
芯片的性能，数据总的带宽，Lane数等 |
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| 【问】mzb2012 |
HMC7044 参考demo有原理图，参考设计的话，PCB布局有需要注意的事项吗？ |
2016-01-19 10:41:59 |
| 【答】 |
可以参考HMC7044的demo板设计 |
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| 【问】AK47online |
HMC7044提供50 fs抖动性能，可改善高速数据转换器的信噪比和动态范围。该器件提供14路低噪声且可配置的输出，可以灵活地与许多不同的器件接口。HMC7044还具有各种时钟管理和分配特性，使得基站设计人员利用单个器件就能构建完整的时钟设计。 |
2016-01-19 10:41:35 |
| 【答】 |
这个问题暂时没有人回答呦！ |
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