高速系统的频率合成和时钟产生
| 网友 |
问题 |
日期 |
| 【问】mingm823 |
在FPGA芯片中可以直接用这个PLL不？ |
2013-10-15 10:20:25 |
| 【答】 |
您好！您是要为FPGA提供时钟吗？ |
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| 【问】往事 |
这些设计工具怎么用 ? |
2013-10-15 10:19:20 |
| 【答】 |
你可以参考这个教程http://videos.analog.com/video/1451281751001/ADIsim-CLK-/ |
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| 【问】含情脉脉 |
频率合成器PLL基准输入是一个稳定、无干扰的恒定频率信号吗? |
2013-10-15 10:19:07 |
| 【答】 |
一般应用是这样的。但是我们的时钟芯片有的应用到时钟去抖应用中，基准源本身质量可以不高，例如AD9557 |
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| 【问】gsqycx |
软件免费吗 |
2013-10-15 10:18:59 |
| 【答】 |
是的，免费 |
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| 【问】gsqycx |
关于PLL的外围电路ADI有提供参考么?在哪> |
2013-10-15 10:18:35 |
| 【答】 |
您好！外围电路的设计通常可参考评估板设计。此外，推荐您使用ADIsimPLL，输入您的设计参数，ADIsimPLL可以帮您设计外围电路并仿真。ADIsimPLL可以从ADI官网免费下载。 |
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| 【问】jsnt1998 |
速度高了，抗干扰性能咋样？ |
2013-10-15 10:18:32 |
| 【答】 |
只要做好正确的电路布局，性能是没有问题的。 |
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| 【问】浩洋私语 |
FPGA里最小模块有PLL,但是没资料讲解,不知道这里能提供不? |
2013-10-15 10:17:57 |
| 【答】 |
您好！您可以查阅FPGA相关资料。 |
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| 【问】gsqycx |
输出频率的误差达到多少？ |
2013-10-15 10:17:11 |
| 【答】 |
您好！需要看具体的芯片。 |
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| 【问】无名指123 |
锁相环都运用于哪些电路中 |
2013-10-15 10:16:51 |
| 【答】 |
无线和有线收发电路，高性能仪表，高速ADC，DAC，等 |
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| 【问】cqn304 |
锁相环主要应用在哪些地方? |
2013-10-15 10:16:34 |
| 【答】 |
您好！主要用于频率合成的应用中，如收发信机的本振，仪器仪表的频率源等。 |
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| 【问】明明会飞 |
这个在FPGA芯片中是有集成的吧？ |
2013-10-15 10:16:26 |
| 【答】 |
您好！FPGA内部是有时钟合成的，但是抖动太大。 |
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| 【问】liuwenliang |
最高频率可以到多少啊？功耗会不会跟频率冲突很大？ |
2013-10-15 10:15:47 |
| 【答】 |
您好！相关芯片输出的频率范围可以在数据手册上查询。频率和功率冲突不大。 |
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| 【问】1982liaoxj |
杂散电平依托滤波器可以虑的很漂亮么？ |
2013-10-15 10:15:45 |
| 【答】 |
您好！有些杂散是可以通过滤波器滤除的，有些是不可以的，需要通过合理的频率规划规避。 |
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| 【问】haixinghp |
PLL出来的频率准确么? |
2013-10-15 10:15:39 |
| 【答】 |
您好！对于输出频率来说是锁定的状态是准确的。通常锁相环输出误差由频率误差和相位误差进行衡量。 |
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| 【问】zengmengquan |
小数分频会产生累积误差吗? |
2013-10-15 10:15:36 |
| 【答】 |
您好！锁相环的误差主要通过相位误差和频率误差进行衡量。 |
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